77. Layout에 따른 루프 인덕턴스

PCB 설계 심화: 레이아웃과 루프 인덕턴스의 관계

PCB 설계에서 전원 무결성(Power Integrity)을 확보하려면 단순히 좋은 캐패시터를 선택하는 것만으로는 충분하지 않습니다. 오늘은 디커플링 캐패시터와 IC 전원핀 사이의 루프 인덕턴스(Loop Inductance)에 대해 살펴보고, 레이아웃이 이 값에 어떤 영향을 미치는지 심도 있게 설명하겠습니다. 캐패시터 배치와 연결 방식이 전원 품질에 얼마나 중요한지 이해하면 보다 견고한 시스템 설계가 가능해집니다.

루프 인덕턴스, 왜 중요할까요?

디커플링 캐패시터의 성능을 결정짓는 요소 중 하나는 ESL(Equivalent Series Inductance)입니다. 그러나 PCB 상에서 더 중요한 것은 전류가 흐르는 전체 경로에 존재하는 루프 인덕턴스입니다. 이 루프는 캐패시터에서 IC 전원핀까지 이어지는 경로 전체를 포함하며, 전압 강하와 고주파 노이즈의 주요 원인이 됩니다.

루프 인덕턴스는 다음과 같은 요소들로 구성됩니다.

• 캐패시터의 ESL: 부품 내부 구조에 따른 고유 인덕턴스
• 팬아웃 인덕턴스: 패드에서 PCB 내부로 연결되는 트레이스 및 비아의 인덕턴스
• 비아 인덕턴스: 전원과 접지 Plane을 연결하는 비아 경로의 인덕턴스
• Plane 확산 인덕턴스: 전류가 전원 및 접지 Plane에서 확산되는 과정에서 발생하는 인덕턴스

이들 요소가 모두 합쳐져 전체 루프 인덕턴스를 형성하며, 이 값을 줄일수록 고주파 디커플링 성능이 향상됩니다.

레이아웃이 루프 인덕턴스에 미치는 영향

루프 인덕턴스를 최소화하려면 레이아웃 단계에서부터 전략적인 접근이 필요합니다. 주요 설계 포인트는 다음과 같습니다.

1. 디커플링 캐패시터의 배치

캐패시터는 반드시 IC 전원핀에 가깝게 배치해야 합니다. 트레이스가 길어질수록 팬아웃 인덕턴스가 증가하므로, 최소 거리 확보가 핵심입니다.

2. 짧고 넓은 트레이스 및 다중 비아 활용

• 팬아웃 인덕턴스: 캐패시터와 IC를 연결하는 트레이스는 짧고 넓게 설계해야 인덕턴스를 줄일 수 있습니다.
• 비아 인덕턴스: 비아는 짧을수록, 병렬로 여러 개를 사용할수록 인덕턴스가 낮아집니다. 실제로 비아 하나의 인덕턴스는 0.5~5nH까지 차이가 날 수 있습니다.

3. 전원 Plane과 접지 Plane의 인접 배치

전원과 접지 Plane을 인접한 레이어에 배치하면 확산 인덕턴스를 줄일 수 있습니다. 전류 루프 면적이 작아지면서 전체 인덕턴스가 감소하고, 이는 고주파 전원 안정성에 크게 기여합니다.

루프 인덕턴스를 줄이기 위한 실용 팁

• 캐패시터 패드 하단에 비아 배치: 전류 경로를 짧게 만들어 인덕턴스를 최소화
• 전원선과 접지선을 인접하게 라우팅: 리턴 전류 경로를 IC 핀 가까이에 두어 루프 면적 축소
• 여러 개의 비아 사용: 병렬 비아로 비아당 인덕턴스를 분산
• ESL이 낮은 캐패시터 선택: 소형 MLCC는 0.1~2nH 수준의 낮은 ESL을 가짐
• IC 리드 프레임 인덕턴스 고려: 일부 IC는 내부 리드 인덕턴스가 15nH에 이를 수 있어 주의 필요

아래는 주요 인덕턴스 값의 일반적인 범위입니다.

• MLCC ESL: 0.1~2nH
• 특수 캐패시터 ESL: 0.5~5nH
• Plane Spreading Inductance: 5~20nH
• IC 리드 프레임: 4~15nH
• 비아 인덕턴스: 1~2.5nH (설계 조건에 따라 변동)

마무리하며: 레이아웃은 곧 성능이다

PCB 레이아웃은 단순한 배선 작업이 아니라 회로의 전기적 성능을 좌우하는 핵심 설계 과정입니다. 전원 무결성을 확보하려면 부품의 성능뿐 아니라, 연결 방식과 전류 경로까지 세밀하게 고려해야 합니다. 루프 인덕턴스를 줄이기 위한 설계 전략은 전력 안정성과 노이즈 저감에 있어 매우 효과적인 수단이 될 수 있습니다.

이번 내용을 바탕으로, 다음 설계에서는 루프 인덕턴스를 최소화하는 접근 방식을 적극 반영해 보시기 바랍니다. 성능 중심의 설계를 통해 보다 신뢰성 있는 시스템을 구현할 수 있습니다.